曹梦侠：香山系列高性能RISC-V多核处理器验证方法学创新实践

第五届RISC-V中国峰会于2025年7月16至19日在上海张江科学会堂隆重举办，本届峰会设置1场主论坛、9场垂直领域分论坛、5场研习会、11项同期活动，以及4,500平方米未来科技展览区，汇聚数百家企业、研究机构及开源技术社区参会。

在7月18日的EDA分论坛上，合见工软验证产品线市场总监曹梦侠带来了“面向高性能RISC-V多核处理器的大型级联FPGA验证方法学——香山昆明湖16核CPU系列实践”的演讲。

此次演讲展示了如何通过技术创新应对高性能多核处理器验证的三大挑战，为RISC-V处理器的普及和发展奠定了坚实的基础。

曹梦侠指出，香山处理器系列自诞生以来，经历了三个重要的发展阶段：

雁栖湖（第一代）：这是香山系列的开端，主要致力于架构探索和基础技术的奠定，成功实现了乱序执行架构，验证了高性能RISC-V处理器的设计方法学。

南湖（第二代）：性能实现飞跃，性能对标ARM Cortex-A76，成为业界公认的高性能RISC-V处理器核，标志着香山处理器迈入了可用阶段。

昆明湖（第三代）：香山系列的最新进展，面向数据中心和高性能计算场景，性能对标ARM Neoverse N2，支持64核大规模高性能SoC系统架构。

昆明湖不仅提升了核心性能，还设计了面向数据中心的高性能SoC架构。关键技术包括：

多核可扩展性：架构设计支持64核至256核的扩展，适应未来的技术需求。

高速互联总线：采用全新的高带宽、低延迟NoC技术，确保高效的数据交互。

强一致性内存系统：引入大规模多级缓存和目录式缓存一致性协议，保障系统稳定性。

曹梦侠指出，在多核CPU的验证过程中，香山系列面临三大关键挑战：

规模大：多核系统包含复杂的总线、多级缓存以及外设接口，验证过程中对FPGA的资源需求远超过传统FPGA平台。

性能要求高：目标是在FPGA上实现足够高的运行速度（最终目标为10MHz），支持操作系统的运行及软硬件协同验证。

调试困难：在多核系统中，如何保证缓存一致性、总线完整性以及调度优化是调试的难点。此外，跨核交互和缓存一致性引发的深层次Bug难以定位，缺乏专用调试工具。

为应对这些挑战，香山系列在合作伙伴合见工软的支持下，构建了大规模FPGA平台并实现自动化工具链。在自动化编译、资源分配、时序优化等方面取得了显著成效，成功部署了16核的完整系统，提升了验证效率，缩短了产品上市时间。

验证方法学：四步走

在多核FPGA验证过程中，香山团队提出了一套系统化的四步验证方法学：

设计移植与适配（Porting）：实现从ASIC到FPGA的自动化适配，包括时钟树、存储模型和接口IP的转换。

编译与资源优化：在大规模设计中，动态平衡资源占用与高效编译之间的关系，最大化设计收益。

渐进式启动策略（Bring-up）：从单核系统逐步扩展到多核，降低系统调试复杂度，逐步解决特定难题。

软硬协同调试技术（Debug）：通过硬件仿真与后门加载技术协同调试，快速定位启动故障并实现内核加载速度的突破。

通过以上方法，香山团队在项目初期完成了ASIC到FPGA的移植工作，并通过自动化流程实现了高效的设计迭代。16核系统在FPGA上稳定运行，并达到10.2 MHz，超出了预期目标。此外，项目还构建了灵活的多用户验证环境，支持多个团队并行开发，提升了硬件资源的利用率。

未来，香山系列将在现有基础上深化验证效能，探索更大规模的设备级联扩展，并推动EDA厂商开发更多支持多核系统验证的特性，如低功耗验证和动态功耗分析等。

香山处理器的发展，标志着我国在高性能RISC-V处理器领域取得的重要进展。通过本次项目的实践，香山团队不仅解决了高性能多核CPU验证中的核心难题，还为整个行业提供了可复制、可扩展的标准化验证方法，为RISC-V处理器的未来发展奠定了坚实基础。随着验证方法学和工具链的不断演进，RISC-V的产业生态将进一步完善，推动国产高性能处理器在全球范围内的应用与普及。