实现120层堆叠，下一代3D DRAM将问世_风闻

本文由半导体产业纵横（ID：ICVIEWS）综合

高密度3D DRAM可能即将到来。

比利时imec（比利时微电子研究中心） 与根特大学（Ghent University） 宣布，300 毫米硅晶圆上成功外延生长120 层Si / SiGe 叠层结构，为推动3D DRAM的重要突破。

论文发表于《Journal of Applied Physics》。传统DRAM 制程缩小至10 纳米级以下，电容体积不断缩小，导致电荷保存更困难、漏电问题加剧，业界普遍认为平面微缩已逼近极限。若要满足AI 与高效能运算（HPC）庞大的存储需求，未来势必要借由“垂直堆叠”提升密度，概念与逻辑芯片的环绕闸极（GAA）类似，3D 结构设计突破既有限制。

虽然HBM（高频宽存储）也常称为3D 存储，但严格来说，属于芯片堆叠式DRAM ：先制造多颗2D DRAM 晶粒，再以 TSV（硅穿孔）互连组合，本质上仍是2D。真正的3D DRAM 是像3D NAND Flash ，单一芯片内直接把存储单元沿Z 轴方向垂直堆叠。

想象一下，用数百片非常薄、略有不同的材料薄片建造一座塔，每片薄片都会自行弯曲或变形。这正是比利时微电子研究中心(IMEC) 和根特大学的研究人员在 300 毫米晶圆上交替生长 120 层硅 (Si) 和硅锗 (SiGe) 材料时所取得的成果——这是迈向三维 DRAM 的关键一步。乍一看，这听起来像是在叠纸，但实际上，这更像是用自然会分裂的材料来平衡一座纸牌屋。

过去，由于硅与硅锗（SiGe）晶格不匹配，一旦层数过多就容易出现缺陷，难以突破数十层瓶颈。这就像试图堆叠一副牌，其中每一张牌都比第一张稍大——如果不仔细对齐，堆叠就会弯曲并倒塌。用半导体术语来说，这些“倒塌”表现为失配位错，这些微小的缺陷可能会损害存储芯片的性能。这次imec 团队加入碳元素，就像层与层之间涂一层“隐形黏胶”，有效缓解应力（stress），展现稳定性。

为了解决这个问题，团队精心调整了硅锗层中的锗含量，并尝试添加碳，碳就像一种微妙的胶水，可以缓解应力。他们还在沉积过程中保持了极其均匀的温度，因为反应堆中即使是微小的热点或冷点也可能导致生长不均匀。

该工艺本身采用先进的外延沉积技术，就像用气体绘画一样。硅烷和锗烷（含硅和锗的气体）在晶圆表面分解，留下精确的纳米薄层。控制每层的厚度、成分和均匀性至关重要；即使是微小的偏差也会在整个堆叠中传播，从而放大缺陷。

那么，为什么要付出这么多努力呢？在传统的DRAM 中，存储单元是平面布局的，这限制了密度。而垂直堆叠（3D）则可以在相同的占用空间内容纳更多的存储单元，从而在不增大芯片尺寸的情况下提高存储容量。成功构建 120 个双层结构表明垂直扩展是可以实现的，这将使我们更接近下一代高密度存储设备。

想象一下，每一层双层结构就像摩天大楼的一层，如果其中一层错位，整栋楼就会变得不稳定。通过控制应变并保持各层结构均匀，研究人员有效地建造了一座由硅和硅锗组成的纳米级摩天大楼，每单位面积可容纳数千个存储单元。

其影响远不止内存芯片。精确多层结构的生长技术可以推动3D晶体管、堆叠逻辑器件，甚至量子计算架构的发展，在这些架构中，原子级层特性的控制至关重要。三星已经将3D DRAM列入其发展规划，甚至为此设立了专门的研发机构。

此外，该研究与正在进行的栅极环绕场效应晶体管（GAAFET） 和互补场效应晶体管（CFET） 技术开发工作相一致。这些先进的晶体管架构得益于外延生长技术对材料特性的精确控制，从而能够制造出更小、更强大的晶体管，这对于电子设备的持续小型化至关重要。

团队指出，成果证明3D DRAM 材料层级具可行性。应力控制与制程最佳化逐步成熟，将来3D DRAM 有望像3D NAND 走向商用化，使AI 与数据中心容量与能效都更高。

总而言之，这不仅仅是你所知的硅片堆叠；它基于原子张力的工程顺序，创造出自然界本身难以产生的结构。对于内存技术而言，正如我们每次谈到新突破时所说的那样，这是一个里程碑，它可能会重塑芯片的设计方式，使其比以往任何时候都更密集、更快、更可靠。

*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。