台积电公布N2 2nm缺陷率：比3、5、7nm都要好_风闻

本文由半导体产业纵横（ID：ICVIEWS）综合

台积电N2 制程工艺的缺陷密度低于N3、N5和N7制造节点。

上周台积电在北美技术研讨会上公布了其N2 制程工艺相对于同期上一代工艺的缺陷密度 (D0) 。据该公司称，该工艺的缺陷密度低于N3 、N5 和 N7 制造节点。此外，ComputerBase发布的幻灯片显示，N2 工艺距离量产还有两个季度的时间，这意味着台积电有望按预期在 2025 年第四季度末开始生产 2 纳米级芯片。

尽管台积电的N2工艺是该公司首个采用环栅（GAA）纳米片晶体管的工艺技术，但该节点的缺陷密度低于处于同一开发阶段的前代产品（比量产（MP）提前了两个季度）。N3 /N3P、N5 /N4和N7/N6这几代产品都采用了众所周知的鳍式场效应晶体管（FinFET）。因此，尽管N2是台积电首个采用GAA纳米片晶体管的工艺技术，但在实现量产（HVM）之前，其缺陷密度下降的速度比前代产品更快。

该图表绘制了缺陷密度随时间的变化，范围从量产前的三个季度到量产后的六个季度。在所有节点——N7/N6（绿色）、N5/N4（紫色）、N3/N3P（红色）和N2（蓝色）——中，缺陷密度随着产量的提升而显著下降，但下降速度因节点复杂度而异。值得注意的是，N5/N4 表现出最积极的早期缺陷减少，而 N7/N6 则表现出较为平缓的良率提升。N2 曲线的初始缺陷水平高于 N5/N4，但随后急剧下降，与 N3/N3P 的缺陷减少轨迹非常接近。

产量和产品多样性仍然是加速缺陷密度改善的关键驱动因素。更大的产量和使用相同工艺的多样化产品能够更快地识别和纠正缺陷密度和良率问题，从而使台积电能够优化缺陷学习周期。台积电表示，其N2制造技术比前代产品获得了更多新的流片（因为台积电现在冒险为智能手机和高性能计算客户生产N2芯片），因此缺陷密度下降曲线基本证明了这一点。

考虑到引入全新晶体管架构所带来的风险因素，N2 的缺陷减少率与之前基于 FinFET 的节点保持一致，这一点尤为重要。这表明台积电已成功将其工艺学习和缺陷管理专业知识转移到新的 GAAFET 时代，且未遭遇重大挫折。

在半导体行业中，“良率”是一个关键指标，指的是从一片硅晶圆中切割出的可用芯片通过质量检测的比例。如果晶圆厂的良率较低，制造相同数量的芯片就需要更多的晶圆，这会推高成本、降低利润率，并可能导致供应短缺。

此前有消息称，台积电的2nm 制程的良率已达到 60% 以上，这一数据还有较大提升空间。据悉，通常相应芯片良率需要达到70% 或更高才能进入大规模量产阶段。

近日还有报道称，英特尔本就是台积电先进制程主要客户之一，去年2月，英特尔当时的CEO帕特·基辛格证实，已将两款处理器关键的运算块（Compute tile）首度交给台积电生产，这两款产品就是后来的Intel Core Ultra 200V系列笔记本电脑处理器（代号Lunar Lake），与该公司首款AI PC桌上型处理器Intel Core Ultra 200S系列（代号Arrow Lake）。其中，运算芯片块以台积电N3B制程生产，GPU芯片块以台积电N5P制程生产，SoC与I/O芯片块则以台积电N6制程生产。

据了解，目前台积电与英特尔双方在2nm制程已经有了一款合作产品，外界推测，可能是英特尔明年要推出PC处理器Nova Lake其中的运算芯片块。

过去几年，台积电的竞争对手三星电子在4nm、3nm和2nm的良率方面一直存在问题。三星代工厂在为高通生产骁龙8 Gen1时，4nm良率非常糟糕，以至于后来高通放弃三星代工，转而选择台积电。台积电制造了骁龙8+ Gen 1 AP。最终，三星代工厂将4nm 良率提高到70%。

然而，三星代工厂在3nm方面仍然存在良率问题，据报道，这导致3nm Exynos 2500 AP的生产延迟。因此，三星可能不得不支付额外的资金，为所有Galaxy S25系列手机配备更昂贵的骁龙8 Elite SoC，而不是其内部的Exynos 2500。低良率会增加芯片的成本，因为需要额外的硅晶圆来制造足够的芯片来完成订单。

尽管三星代工也在为低良率问题苦苦挣扎，但其已取得一定成效。据悉，三星的2nm工艺的良率已从年初的20-30% 提升至 40% 以上，远超 3 纳米时期的表现。业界认为，若 Exynos 2600 按计划搭载于 2026 年一季度发布的 Galaxy S26，将为三星代工业务注入强心剂，助力吸引外部客户。

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