汪波：EUV光刻机的局限与半导体产业的未来
【文/汪波】
半导体产业面临的挑战日益严峻，我们该如何应对？
如果把晶体管比作粮食，我们可以参考解决粮食危机的方法，来说明应对芯片挑战的三种思路。
第一，最直接的就是继续提升主要粮食的单位面积产量，这对应于提高芯片中晶体管的密度，这被称为“延续摩尔”（More Moore）。
第二，是扩展其他粮食种类，提高丰富程度，这意味着除了CPU、内存等数字芯片之外，还要大力拓展模拟、射频、电源、显示、柔性芯片等的用途，以及通过3D芯片将各种功能集成在一起，这叫作“扩展摩尔”（More thanMoore）。
第三，也是最长远的，是开发全新的粮食品种，这对应于探索MOS场效晶体管以外的新型晶体管，例如碳纳米管场效晶体管（简称CNTFET或CNFET）、阻变式存储器（简称RRAM）、相变随机存取存储器（简称PCRAM）、隧穿场效晶体管（简称TFET）等，这条路径叫作“超越摩尔”（Beyond Moore）。
《芯片简史》
作者：汪波
出版社：湛庐文化/浙江教育出版社
“延续摩尔”
半导体业界继续缩小晶体管尺寸，提高芯片里晶体管的密度，是“延续摩尔”路径的主要目标。
当工艺节点从5纳米进到3纳米和2纳米时，FinFET遇到了一个老问题，晶体管无法有效关断，漏电流飙升导致发热严重。尽管FinFET已经变成了立体结构，可通过凸起的三个侧面去关断导电沟道，但仍无法完全关断。
2003年，研究人员提出了更大胆的“纳米线”（Nano-wire）结构。在这种结构中，晶体管的导电沟道变成纳米粗细的一根“线”，完全被一个环形的“栅”给全方位地环绕，就好像一只“手”握着橡皮水管。在“手”上施加电压，能更好地关闭晶体管，减小漏电流。
虽然这种结构解决了晶体管关断的问题，但也对晶体管开启后通过的电流大小造成了影响：细细的纳米线对电流的阻碍作用极大。
为此，2006年法国原子能委员会电子与信息技术实验室（CEA-Leti）的研究人员提出纳米片（Nano-sheet）结构。这类晶体管又叫GAAFET（见图14-3）。在这种结构中，连接晶体管开关两侧的不再是细细的“线”，而是薄而宽的“片”，这样全包围的结构更利于关断晶体管，而多个薄而宽的片又提升了导电能力。2017年，IBM公司展示了这种堆叠的纳米片晶体管。2021年5月，IBM公司采用纳米片成功突破2纳米技术节点，在一个指甲盖大小的芯片上集成了500亿个晶体管。
图14-3 晶体管结构的演变
IRDS预测围栅晶体管将用于3纳米、2纳米及以下的技术节点。三星公司准备在3纳米技术节点时切入围栅晶体管，而台积电公司准备在2纳米技术节点时迁移过来。
在随后的1纳米和0.7纳米技术节点，单个晶体管的尺寸将再一次面对挑战。IRDS预测那时业界将把水平放置的围栅晶体管竖立起来，以进一步减小“占地面积”。再进一步，业界还可能将围栅晶体管堆叠起来，做成3D结构。芯片将通过堆叠的方式继续向上“生长”，就像一层层的空中花园，以便继续提高单位面积可以容纳的晶体管的数量。
尽管有了好的晶体管结构设计，但能否将其制造出来则又是另外一回事。
制造晶体管的最大瓶颈仍然是光刻机。光源为193纳米的浸没式光刻机可以加工的最小栅间距约为34纳米。要知道，193纳米的紫外光（经过水折射后变成134纳米）本身无法用来加工这么小的尺寸，它需要经过多次曝光，分次加工线条的不同边缘，才能达到所需的精度。
然而，加工尺寸越小，紫外光进行多重曝光所需的掩膜版数量也就越多，到了7纳米技术节点就需要几十层掩膜版。掩膜版越多，加工步骤越多，所花费的成本和时间也就越多。10纳米工艺制造的晶圆比14纳米工艺制造的晶圆贵了32%，而在7纳米的技术节点又比10纳米贵了14%。如果到5纳米技术节点时再不采用下一代EUV光刻机，光刻所需的步骤将达到100多步。
EUV光刻机（见图14-4）的光源波长是13.5纳米，仅为浸没式光刻机的1/10，是解决这一问题的希望。然而，EUV光刻机的问世时间却一次次地推迟。早在1994年，半导体业界的几家公司就联合起来启动了EUV光刻机的工业化进程。阿斯麦尔公司于2006年交付了一台光刻胶的扫描样机，但之后却卡在了激光光源这一障碍上，波长13.5纳米的EUV光太难产生了。
直到2011年，美国加州的西盟半导体设备公司（Cymer）提出了一种产生极紫外激光的方法。阿斯麦尔公司的一位光刻专家阿尔贝托·皮拉提（Alberto Pirati）评论说：“我第一次听到这个主意的时候，觉得它很疯狂。”这个主意是将金属锡高温熔化，把极其细微的液滴均匀地喷洒在一个空腔里，然后用大功率二氧化碳激光器发出一束强光，以每秒5万次的频闪照射这些液滴，并将其转变为类似太阳中的等离子体，从而激发出13.5纳米的EUV。
图14-4 EUV光刻机原理示意图
然而，这种方法的效率却异常低下，激光器需要20千瓦功率的输入（可为100台冰箱供电），却只能得到11瓦（相当于一盏LED台灯的功率）输出，远小于光刻所需的250瓦，其余99.945%的能量都变成热量耗散掉了。
不得已，西盟半导体设备公司找到了一个变通方法：用一束低功率的先导激光照射滴液颗粒，将其“压扁”成薄饼形状，增大受光面积，接着再用高功率激光照射，以激发出更多的EUV光。2013年，输出的光源功率提高到了55瓦，2016年达到了200瓦。2018年终于达到了实际工作所需的250瓦。
尽管EUV光源有了，但新的问题又冒了出来。EUV光无法在空气中传播，因为这么短波长的光会被空气吸收掉。为此，机器内部的光传播路径和晶圆加工台所在区域要抽真空。
更麻烦的是，玻璃透镜也会吸收EUV光，人们不得不放弃使用了几十年的透镜，改用反射镜。然而，普通的反射镜也会吸收EUV光。为此，阿斯麦尔公司发明了一种特殊的镜子，表面交替涂有硅和钼的薄层，每层只有几纳米厚。利用两种材料不同折射系数的布拉格效应，每个交界面处都可以反射一部分EUV光。
EUV光在到达晶圆台前要经过12个反射镜，每次反射损失30%，最后只有约1%的光线能照射到晶圆片上。本来250瓦的光源，照到晶圆上只剩下2瓦。
如此微弱的光线需要光刻胶极其敏感，但高灵敏度的光刻胶又会引起加工精度的波动……技术难题层出不穷，解决完一个，又冒出一个。
经过多次延迟，阿斯麦尔公司最终克服了难以想象的困难，制造出了人类历史上最精密的光刻机，每台成本高达2亿美元。
2018年，阿斯麦尔公司开始向客户交付EUV光刻机。每台机器的部件需要4架波音747飞机运送。运抵晶圆厂后，那里会有准备就绪的上百名工程师，他们负责安装和调试。光刻机占地约80平方米，其中激光部分占了20平方米。整个机器像一座冰山，因为大量管道和线缆埋在地下10米深处，然后才是露出地面的部分。
2020年，经过17年的研发，EUV光刻机终于开始用于5纳米节点的工艺制造。它在未来面临着新的挑战。1纳米及以下的技术节点需要更高的分辨率。这时，就需要高“数值孔径”的EUV光刻机，而后者所需的光源功率还要再翻一倍，达到500瓦才行。
然而，EUV光刻机很快也将达到极限。IRDS预计，2028年半节距将达到极限的8纳米（此外，尽管X光和电子束的波长比EUV更短，但是由于X光需要占地面积很大且昂贵的同步辐射源，而电子束的串行写入会导致效率低下，被认为不适合大规模芯片制造）。那将会是“悬崖边缘”，再往前就是量子力学的不确定性统治的世界了。当光刻精度达到极限后，晶体管尺寸将无法继续缩减。
唯一有可能继续增加晶体管密度的方法，就是将多层芯片在垂直方向上堆叠，这就像是将一层平房变成高层楼房，以提高晶体管密度。实际上，在EUV光刻机之前的工艺上，人们制造成本敏感的存储器时就已经开始使用3D堆叠技术，这样就无须采用最先进的光刻机，也能很好地控制成本。目前，存储器已经实现了数百层的堆叠。
除了以上困难，CPU性能提升也变得越来越缓慢。20世纪90年代，CPU性能每年可以提升52%，到了21世纪前十年每年只能提升23%，从2011到2015年，这个数值又下降了近一半，只有12.5%，而在2015年到2018年几乎停滞，只有3.5%。
而且，CPU和存储器之间的“内存墙”也越来越难以逾越。冯·诺伊曼计算机要先从内存中调取数据，再送入CPU中计算。但是，CPU处理能力显著提高后，计算机从内存调取数据的速度并没有等比例提高，于是CPU和内存之间就形成了通道瓶颈。
CPU很快将“腹”中的数据“消化完毕”，而新的数据却迟迟不能从内存“喂”过来，CPU不得不处于“饥饿”状态。据估计，计算机从内存将数据搬运过来的时间比CPU处理时间至少长10倍，CPU只能将宝贵的时间和资源浪费在等待上。
造成CPU和内存之间存在“高墙”的原因有多方面，其中之一是CPU和内存的距离，它们位于不同的芯片，容易造成信号延迟。为了缩短这段距离，人们提出将CPU与内存封装在同一颗芯片内，分别放置在不同层，然后堆叠成一颗三维芯片，层与层之间通过硅通孔相连，以缩短信号传输距离。然而，即使CPU和内存在同一颗芯片内的不同部分，互连线上的时延也越来越严重。
彻底解决“内存墙”问题的方法是改变CPU从内存中调取数据的方式，不再以计算单元为中心，而改为以存储为中心，发展计算、存储一体的“存内计算”。这种全新的计算机架构有可能改变“80岁高龄”的冯·诺伊曼计算机架构的统治地位。
“扩展摩尔”
随着“延续摩尔”遇到的障碍越来越大，人们开始寻找其他解决路径。2005年，ITRS提出了“扩展摩尔”的概念。这条路径追求的不是缩小单个晶体管的尺寸，而是增加系统功能的多样性，在一个芯片上集成和实现丰富的功能。
这条路径关注的不是CPU和存储器这些需要最先进工艺的数字芯片，而是模拟、功率、传感以及数模混合芯片，它们不需要最小的晶体管，但能实现丰富的应用场景。
“扩展摩尔”根据顶层的应用与需求来拉动技术的发展，其中一个最大的需求就是物联网。过去几十年中，个人电脑和手机先后普及，但数量已经趋近饱和，将来的数量至多再提高3倍。而未来的物联网设备，包括智能家居、健康监测、自动驾驶汽车、环境监测等，还会增加3个数量级，构成一个无处不在的物联网世界。例如，自动驾驶汽车里需要激光测距雷达、超声波传感器、加速度计等多种传感器；医疗领域需要可穿戴式的生理信号监测设备，以及为了抑制癫痫发作的植入式传感器和电流刺激芯片等；环境监测领域需要能探测各种二氧化碳、硫化物等污染物的传感器芯片。这些传感器需要跟CPU、存储器等集成在一起，从而实现丰富的功能。
此外，我们也需要高效的电源，想要实现极低的功耗，满足便携或移动设备的要求。我们同样需要用高信噪比的传感器和模拟电路来感知或采集微弱的生理信号、危险气体的浓度等。我们也需要满足各种频段的无线射频电路，实现更多样的无线连接。
另外一个有“扩展摩尔”需求的是能源领域。与硅相比，氮化镓和碳化硅等半导体材料的性能更优异，用它们制成的功率器件可以在相同的耐受电压下提供更高的开关频率，或者在相同的耐受电压和开关频率下有更低的导通和开关损耗。
此外，人们也将对能量收集技术产生极大的需求，因为许多传感器安置在露天环境中，没有市电供电，也不方便更换电池。而能量收集的途径可以是机械振动、冷热温差或者无线电波、光线等，这将大大地延长芯片的工作时长。
最后，柔性电子将在基于织物的可穿戴设备、折叠屏幕、薄膜太阳能电池等方面发挥作用。未来相当一部分柔性电子设备将通过打印在柔性基材上的方式制造出来，但这需要业界在有机材料和碳基材料上取得进一步突破。
从2017年开始，一种叫作小芯片（Chiplet）的技术引起了业界，尤其是超威半导体公司的兴趣。以往，人们尽量将不同的电路模块集成到一颗芯片上，以降低成本。但是人们发现，加工的芯片面积越大，芯片良率（晶圆片上性能良好的裸芯片的比率）越低，进而推高了成本。反之，将大芯片拆成小芯片则能提高良率，降低成本。
于是，一种相反的趋势出现了：将大芯片拆解成尺寸较小的单个芯片，分别制造，然后再通过封装技术合成在一起（见图14-5）。这有点像先制造小块的乐高积木，然后将其拼成一个更大的整体。例如，将一颗面积为360平方毫米的芯片拆成4颗小芯片分别制成，它的良率将提高两倍多。在这一趋势下，未来CPU中的内核会越来越多。超威半导体公司的一款“霄龙”处理器（简称EPYC）中有8个小芯片，每个小芯片中又有8个内核，总共有多达64个内核。
小芯片技术为芯片系统增加了一个自由度，即每个小芯片的制造都可以自由地采用最佳性价比的工艺，CPU和内存采用先进工艺以提高算力，而模拟和射频等则采用较为低价的成熟工艺，以降低整体成本。
图14-5 将单一芯片（a）拆分为小芯片（b）分别制成，并通过下方基板互连起来
1958年到1959年基尔比和诺伊斯发明集成电路时，他们分别解决了集成和互连的问题。现在60多年过去了，我们仍然走在追求如何更好地集成和互连的路上。集成的方式从平面走向了三维，从单芯片走向了多芯片，从单一电路互连走向了数字、模拟、射频、传感器等多种电路的集成，从硅集成走向了硅、碳、锗等元素的共同集成，从平面互连走向了立体互连。
“超越摩尔”
大数据、物联网、人工智能和超级计算等新技术的计算需求对芯片性能和能效提出了更高的要求，于是就有了第三条路：“超越摩尔”，又叫“超越CMOS”，即在主流的CMOS技术之外寻找更好的可能。
硅晶体管中的漏电流一直是科学家的心头大患。为此，人们发明了TFET（其结构见图14-6）。它利用导带与价带之间的量子隧穿效应，控制晶体管的开与关，使漏电流更小、导通电流更大，突破了传统晶体管中的麦克斯韦-玻尔兹曼统计限制，使得亚阈值摆幅低于60 mV/dec的下限。不过，TFET的源极与漏极不再像MOS场效晶体管那样同为P型半导体或同为N型半导体，而是一边为P型半导体，另一边为N型半导体，这对器件制造和应用提出了新的挑战。
图14-6 TFET的结构
硅材料虽然适合大规模生产，储藏丰富，还有一个天然稳定的绝缘氧化层，但它也有难以克服的缺点：电子迁移率低，导致开关速度不高；散热特性一般，限制了芯片的工作频率。这些问题都让“延续摩尔”之路变得困难重重。
而碳材料则在迁移率、小尺寸和散热特性方面具有优势。在实验室中，研究者已经用碳纳米管制成了CNTFET（见图14-7），结构类似于硅MOS场效晶体管，只是将中间的导电沟道换成迁移率更好、散热性更好、尺寸更小的碳纳米管。目前，人们仍在解决大规模制备方面的挑战。
图14-7 CNTFET注：俯视图（a）和侧视图（b）
无论是BJT，还是MOS场效晶体管等器件，都是用电子作为信息处理的媒介，创新的思路则是采用速度更快的光子。光子没有散热问题，不受电子噪声影响，而且光信号延迟小、通信带宽远高于电信号。此外，用硅材料就能做出各种光处理器件（光波导、光滤波器和光连接器等），它们很容易就能集成到CMOS芯片中，从而大大地降低成本。制造光互连处理器已经开始变得可能。不过，硅光电子仍需要突破一些技术瓶颈才能进入实际应用。
1970年，加州大学伯克利分校的蔡少棠（Leon Chua）教授发现，当时已有三种基本元件：电阻器，负责关联电压和电流；电容器，负责关联电压和电荷；电感器，负责关联电流和磁通量。但电荷与磁通量是否可以有直接关联呢？蔡少棠提出，或许存在第四种基本元件能将电荷和磁通量直接关联，他将其命名为忆阻器（memristor）（见图14-8）。2008年，惠普实验室威廉姆斯领导的团队做出了单器件结构的忆阻器，仅仅由两端的金属和中间的氧化物构成。
忆阻器具有电阻记忆效应，掉电后能维持电阻数值，在脉冲信号的激励下能改变电阻值，就像大脑的突触在神经元脉冲的刺激下改变连接强度，能作为人工电子突触模拟大脑中的化学突触，实现学习记忆功能。忆阻器的尺寸可以做到纳米级，但是在制备良率以及器件一致性方面仍有较大的改进空间。
除此之外，人们在自旋场效晶体管（简称Spin-FET）、PCRAM、RRAM、磁阻式随机存取存储器（简称MRAM）、柔性薄膜晶体管（简称FTFT）等方面也展开了研究，但由于传统器件成本低、产量大，这些新型器件的优势还无法体现出来，不能在短期内替代现有器件。
图14-8 四种基本元件之间的关系
注：图中呈现了三种基本元件（电阻器、电容器和电感器）和蔡少棠设想的第四种基本元件——忆阻器彼此间的关联性。
不过，“危”中藏“机”。晶体管缩小之路的终结也许是一个好消息，因为此前业界的绝大部分经费和人力都投到了硅MOS场效晶体管器件的相关研究中，以维持其按照摩尔定律预测的速度前进。现在，MOS场效晶体管尺寸缩小之路的结束将为非MOS场效晶体管器件的发展让出一条路。
在芯片设计的EDA领域，随着芯片中数字、模拟、射频等电路融合在一个系统中，电磁干扰将更加复杂，散热问题与性能退化需要更小心地应对，不同电路之间的接口也变得更加复杂。最近几年，人工智能开始用于解决芯片布线问题，以寻找最优解。
在应用层面，为了满足不同场景下的计算需求，人们正在研究高带宽存储器（简称HBM）、存内计算、近存计算、神经形态计算、近似计算和集感存算为一体的芯片技术。
这些设想将来都能实现吗？我们目前还无法确知，但它们未来一定会以一种我们从未看到过、听到过，甚至从未想象过的方式出现，打破我们曾深信不疑的论断。也许这里应借用计算机科学家艾伦·凯（Alan Kay）说过的一句话来回答：“预测未来最好的方式就是把它发明出来。”
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