台积电7/5/3nm的芯片制程就是一个忽悠,海思3维制程设计照通罗马_风闻

 一个摩尔定律和台积电不断进化的7nm，5nm，3nm制程的进化，让很多人错觉为台积电利用EUV光刻机实现了芯片刻制线宽，或者线间距离达到了7nm，5nm，3nm。 

 但事实并非如此。其实台积电用7nm，5nm，3nm来表记自家的芯片制程，就是一个忽悠，其目的是为了彰显自家在先端制程上的进步，否则用真实的制程事实来表记的话，很难看出台积电在制程精度上的进步，进而也显现不出台积电在制程技术上处于行业第一的实力。 

 所以台积电所说的7nm，5nm，3nm芯片，确切地说法应该是相当与7nm，5nm，3nm芯片精度的芯片。具体来说比如7纳米芯片公认1个平方毫米上刻制的晶体管数量在1亿个左右。实际上Intel的10nm芯片刚好有接近1亿个晶体管。而台积电的7nm芯片只有9120万个晶体管。 

 华为芯片估计也是在9千万至1亿个晶体管之间，所以被称为相当于7nm芯片。注意这里的1个平方毫米并不意味者晶体管的配置是2维配置的，因为台积电用EUV光刻机也做不到。 

 因为EUV光刻机光源的波长是13.5nm，所以即使通过2次曝光能够做到的最小线宽是11nm。台积电的5nm，3nm芯片的线宽也不会比11nm还要微细。但台积电把客户设计的电路经过改造以后采用3维配置的办法实现了配置晶体管的数量，相当于用5nm，3nm线宽进行2维配置时的晶体管数量。所以台积电把这个配置数量的芯片说成为5nm，3nm芯片。 

 那么华为因在国内无法找到具有EUV光刻机的厂家帮助生产芯片，所以只能想办法让中芯国际用DUV光刻机产生1个平方毫米可以配置1亿个晶体管左右的芯片。因为中芯国际至今在14nm芯片制程上的技术已经很成熟，所以通过对芯片电路设计上的改进，以及在3维制程上的突破，实现相当于7nm芯片的量产，也就是想办法在1个平方毫米上刻制差不多1亿个晶体管。 

 何况中国的长江存储在3维存储芯片制程上有自己的技术突破，而且与三星，美光，海士力没有多大差距，也就是说事实上芯片制程技术并不是“独木桥”。俗话说条条大陆通罗马，台积电用EUV光刻机的最小11nm微细线宽可以量产相当于3nm平面配置的芯片，那么华为和中芯国际利用DUV光刻机同样在3维制程上获得突破，实现相当于7nm平面配置晶体管数量的芯片量产也很正常。这个大概就是华为芯片的背后秘密。何况华为海思的芯片设计能力很强，所以3维制程设计应该不是什么问题。

据说台积电7nm以下芯片的3维制程设计是由日本子公司完成的。

gomai