CIS制造工艺回顾与展望_风闻
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**摘要：**CMOS图像传感器由于能够集成到具有高图像质量的智能手机中，因而正经历着巨大的增长。图像传感器发展的主要贡献之一是其制造工艺的创新。本文详细回顾了CMOS图像传感器的不同制造工艺及其对智能手机图像质量的影响。讨论了使用硅通孔和Cu-Cu混合键合等技术制造CMOS图像传感器及其实验结果。光电二极管和像素晶体管的双层结构采用了3D顺序集成，在制造过程中，晶圆一个接一个地结合在一起。本文给出了前两种制造工艺的电学特性和可靠性测试结果，并讨论了两层结构在像素性能（如转换增益、量子效率、全阱容量和动态范围）方面的改进。
1.介 绍
拍照是推动智能手机行业显著增长的众多功能之一。近年来，照相手机和智能手机的图像质量有了很大的提高，因此数码相机的市场份额有所下降，如图1所示。这是由于能够将图像传感器小型化并嵌入智能手机中，并且能够获得与数码相机同等的图像质量。
照相机自19世纪以来有着悠久的历史。第一台数码相机原型于1973年在贝尔实验室制造，它是基于一种名为电荷耦合器件（CCD）的图像传感器。后来，第一台商用数码相机——基于MOS传感器的Cromemco Cyclops于1975年问世。这台相机没有自己的永久存储器，必须连接到计算机才能查看图像。图2显示了Cyclops拍摄的32x32像素的图像。
目前大多数智能手机摄像头都是基于CMOS图像传感器（CIS）技术。自1993年喷气推进实验室发明以来，这些行业开始在智能手机摄像头上采用CIS技术。从那时起，由于CIS制造工艺的发展，智能手机图片的图像质量大大提高。这一点从图3中看出，图3显示了十多年前iPhone（带CIS）拍摄的图像。图片质量的提高以iPhone 4（2010）和iPhone 3GS（2009）以最小亮度拍摄的黄色框为标志。CIS的最新进展可以从iPhone 14（2022）拍摄的照片中看到，这张照片是在黑暗的天空中拍摄的，如图4所示。从图3和图4的图像对比中不难看出，CIS的增长及其在智能手机行业的贡献显而易见。
**A.**CIS的工作原理
图像传感器是检测光子并将其转换为电信号的半导体器件，这些电信号经处理后可以转换为有意义的图像。光电二极管捕获光子并将其转换为电子，然后将电子转换为电压。使用模数转换器（ADC）将该模拟信息转换为数字信息，并进一步处理以获得最终图像。尽管CIS是当今广泛使用的图像传感技术，但其基本工作原理来源于其前身电荷耦合器件CCD。
CCD和CIS工作原理的比较如图5所示。CCD和CIS都由像素阵列组成。每个像素由CCD中的光电二极管和电极以及CIS中的光电二极体和晶体管组成。在CCD中，当光子撞击光电二极管时，它们被转换为电子，然后电子从一个像素转移到另一个像素，最后转移到寄存器，在那里它们被转换成电压并放大。与CCD相反，在CIS像素中，在像素本身中获得电压信息，随后，使用来自所有像素的垂直或水平条同时读取电压。一些CIS在芯片本身上具有ADC，并且传感器的输出已经被数字化。由于CIS中的信息读出速度更快，信息损失最小，功耗低，因此在过去的十年中，它们已经取代了CCD。
**B.**CIS的演变
自1993年发明以来，当今市场上可用的CMOS图像传感器已经经过了几代的发展。传统的CIS是前照式的，其顶部有微透镜和滤色器，然后是用于互连的金属布线和位于架构底部的光电二极管。由于光通过金属层进入图像传感器，一些光信号在传输过程中甚至在到达光电二极管之前就被反射并丢失。显然，这种布置影响了前照式传感器的性能，当索尼公司提出将光电二极管移动到滤色器旁边的架构顶部时，这个问题得到了解决。这种结构被称为背照式（BI）CMOS图像传感器，它极大地提高了传感器的性能，从而标志着CMOS图像传感器新时代的开始。前照式和背照式的CMOS图像传感器的比较如图6所示。
继背照式传感器之后，学者们提出了堆叠像素和逻辑电方面的改进想法，以减小传感器在X和Y方向上的尺寸。图7显示了传统BI-CIS的三维视图（左），其中传感器的像素和逻辑电路共享同一基板和堆叠传感器（右），包含光电二极管的像素部分被放置在顶部，逻辑电路被移动到支撑基板上的架构的底部。这被称为堆叠背照CMOS图像传感器，由索尼公司于2012年提出。
本文介绍了业界进行的各种研究工作，并展示了堆叠背照CMOS图像传感器（BI-CIS）的一些改进。研究工作的重点是探索堆叠传感器的各种制造工艺，并改进光电二极管的不同性能指标。这些进步对CMOS图像传感器的发展至关重要，因为它们反过来又为智能手机行业做出了贡献。
2.使用硅通孔的堆叠BI-CIS（研究者：H. Tsugawa等, 2017）
滚动快门失真是智能手机和专业数码相机中常见的现象。当要拍摄的感兴趣对象以大于传感器速度的速度移动并且帧的底部比帧的顶部晚被捕获时，这种图像失真就会发生。这种滞后会造成图像失真，数码相机中的机械快门通过仅将传感器暴露于传感器可以处理的特定时间帧来克服这个问题。但是，机械快门不能用于智能手机以减少图像失真。探索减少智能手机CIS中图像失真的研究是本文所讨论的研究工作背后的动机。
研究表明，CMOS传感器中的图像失真是由传感器结构的输出接口处的低读取速度引起的。如图8所示，在传统的堆叠CIS中，来自像素层的图像信息通过DRAM层到达逻辑电路，并以串行方式离开输出接口（I/F）。即使像素部分能够捕获整个图像，接口也只能串行地读出信息。与像素端相比，这导致I/F处的读取速度延迟，从而导致失真。为了消除失真，添加一个临时存储器来存储像素信息似乎是一个可行的解决方案。但是，这意味着像素大小正在增加，从而影响图像分辨率。
通过改变图像传感器架构中的数据流而不是像素，能够改善I/F处的图像失真。在逻辑层和I/F层之间添加了1Gbit DRAM存储器层，图9显示了3层像素/DRAM/逻辑配置。像素的输出通过DRAM到达逻辑层，然后来自逻辑层的数据暂时存储在DRAM层中，直到I/F准备好读取信息。需要注意的是，在像素侧读取速度增加到120fps，而在I/F处读取速度保持在30fps，这与没有DRAM的情况相同。在像素输出处添加DRAM层和120fps的读取速度在很大程度上减少了最终图像中的滚动快门失真效应。
A.使用硅通孔的堆叠BI-CIS的结构
图9中显示的3层堆叠CIS的结构使用两层堆叠的硅通孔（TSV），对像素使用90nm CMOS工艺，对DRAM使用30nm工艺，对逻辑层使用40nm工艺。中间DRAM和逻辑层通过下TSV堆叠连接，像素基板和下TSV堆栈通过上TSV堆叠相连。
B.硅通孔工艺流程
3层堆叠CIS的工艺流程如图10所示。制造过程从晶圆的并行处理开始，每个晶圆都单独连接到各自的基板上。DRAM被翻转接合到逻辑基板的表面。在键合之后，DRAM衬底被减薄至约3μm。然后，形成下部TSV和连接两个基板的金属布线。随后，将像素基板翻转并结合到已经堆叠的DRAM/逻辑基板，然后制作上部TSV以将像素基板连接到堆叠的其余部分。
C.使用测试模块进行实验验证
研究人员进行了各种测试来分析三层堆叠CMOS工艺中TSV互连的电学和可靠性特性。研究者们制作了一个300毫米的晶片，带有9000个TSV链，用作测试模块。TSV链从像素层的顶部延伸到DRAM，然后延伸到逻辑衬底。图11显示了9000个TSV链测量的初始电阻的累积概率。测量电阻对于任何类型的互连都是至关重要的，因为它们是寄生的，并为流过它们的信号产生传播延迟。根据结果，研究者得出的结论是：初始电阻很小，不同TSV链之间的电阻值变化很小。此外，使用退火工艺对1260个TSV单元进行了应力迁移测试。在退火过程中，测试模块暴露在175°C下1000小时，图12中的曲线图显示1260个单元的电阻偏移小于2%。电阻的变化是从退火之前和之后计算的。此外，通过在TSV和DRAM基板之间施加1V来测量TSV和它们之间的漏电流。当采用DRAM时，漏电流是一个关键因素，因为高漏电流会导致DRAM中的低保留存储时间。从图13中，研究者发现泄漏电流非常低，不同单元之间的变化很小。
电介质在长时间暴露于高电场中时会受到损坏并形成导电路径。因此，通过在DRAM和TSV之间长时间施加180V，在测试模块上进行了时间相关电介质击穿（TDDB）测试。10000秒后，研究者得出结论，击穿明显减少，这意味着DRAM衬底和TSV之间的绝缘性能足够，如图14展示了在300mm测试模块上进行的实验测试。
**D.**三层像素/DRAM/逻辑芯片的研制
在测试模块验证之后，研究者制作了一个3层像素/DRAM/逻辑堆叠芯片，其横截面如图15所示。在图中，像素显示了整个横截面，外围显示了形成像素DRAM和DRAM逻辑衬底连接的堆叠TSV链。上部TSV直径为2.5μm，连接像素和DRAM基板，堆叠芯片中约有15000个TSV。较低的TSV直径约为3.5μm，其中有20000个连接DRAM和逻辑基板。从一个TSV的中心到另一个的TSV节距测量为6.5μm。
尽管在像素/逻辑堆栈中添加了第三层DRAM，但研究者获得了与没有DRAM的2层芯片相同的厚度。作为接合工艺的一部分，衬底通常被减薄，减薄后DRAM衬底的最终厚度为3μm。所制造的像素/DRAM/逻辑堆叠BI-CMOS芯片厚度为130μm，像素为1930万，像素大小为1.22μm x 1.22μm，在输出接口处的传输速率为30fps。
3.使用Cu-Cu混合键合的堆叠BI CIS（研究者：Y. Kagawa等，2018）
本研究中，研究者采用Cu-Cu混合键合技术制备了叠层BI-CIS。TSV提供衬底之间的混合键合电连接，衬底通过Cu-Cu金属连接电键合，同时通过层间电介质（ILD）物理键合。TSV与Cu-Cu混合键合相比几乎没有缺点：
TSV需要一种称为深硅蚀刻机的特殊制造设备。TSV的制造需要其周围的隔离区（KOZ），这是需要没有任何电路的间隙区域。这限制了电路设计者可用于电路设计的区域。TSV仅提供基板之间的电连接。
TSV和Cu-Cu键合的比较如图16所示。值得注意的是，与TSV相比，Cu-Cu混合键合技术需要更少的空间和简化的制造工艺，使其成为理想的选择。它们还为电路设计者提供了更大的设计灵活性。
**A.**Cu-Cu混合键合的工艺流程
Cu-Cu键合工艺从晶圆的制备开始。图17（a）使用化学气相沉积（CVD）在硅上形成厚介电层。CVD是以气相形式沉积固体材料以实现整个表面均匀厚度的过程。然后，制作作为BEOL一部分的沟槽和通孔。使用物理气相沉积（PVD）方法，在沟槽中形成铜籽晶。在PVD之后，使用电化学沉积（ECD）用铜填充沟槽。去除多余的铜，并通过化学机械抛光（CMP）获得非常低的介电粗糙度。在CMP过程中，预计铜会凹陷到一定程度。如图17（b）所示，等离子体活化的晶圆面对面地结合在一起，并且电介质瞬间结合。CMP后，在150°C至300°C的温度下进行退火，因此金属会膨胀以填充它们之间的间隙。上述步骤证实，由于衬底之间的电介质和金属结合，Cu-Cu混合键合提供了物理和电连接。
CMP在获得介电粗糙度和金属凹陷方面起着至关重要的作用。在标准的Cu-Cu键合工艺中，铜焊盘是凹陷的。本研究采用了可控CMP工艺，有意使铜焊盘突出，并控制其键合精度。
**B.**使用测试模块进行实验验证
与上一节的研究类似，Cu-Cu键合的电气和可靠性测试是在300mm的测试晶圆上进行的。300mm晶片具有300万个以4μm间距制造的Cu-Cu连接。除了测量铜互连的电阻和接触间距外，还对晶圆进行TDDB测试以测量芯片寿命。图18和图19分别显示了测试模块的电阻和触点间距测量值。在将测试晶圆暴露于175°C 1000小时之前和之后测量的电阻表明，在高温退火工艺之后，电阻值没有显著变化。对于测试晶圆中的300万个Cu-Cu连接，实现了4μm的接触间距。图19表明，与之前的研究相比，本研究已被证明具有最小的接触间距。
**C.**Cu-Cu混合键合的堆叠BI-CIS的制备
研究者随后使用Cu-Cu混合键合技术制造了堆叠的BI-CIS。在标准的Cu-Cu键合工艺中，铜焊盘在CMP工艺中凹陷，金属在退火过程中膨胀和连接，但是在界面处存在结合空隙的问题。因此，在本研究中，引入了可控CMP工艺，以确保基板铜焊盘之间的精细电连接。在这个专门的过程中，铜焊盘被故意突出，因此，所形成的基板到基板的金属连接是坚固的，没有任何结合空隙。图20描绘了堆叠的BI-CMOS的横截面，从中可以明显看出，衬底在结合界面处无空隙地结合。
在基于Cu-Cu混合键合的堆叠式BI-CMOS芯片中，实现了4μm的低接触间距，这在制造设计灵活性增强的小型图像传感器芯片方面发挥了重要作用。制作的芯片分辨率为2250万像素，像素大小为1μm x 1μm。
4.堆叠双层BI-CIS（研究者K.Zaitsu等，2022）
几十年来，各行业一直致力于实现图像传感器的最佳性能，同时致力于减小芯片尺寸。在诸如前文提到的研究中，光电二极管（PD）和像素晶体管共享同一层。因此，可用于增强其任一性能的设计区域受到限制。研究者已经做出了一些努力来增加CMOS图像传感器的密度以获得更好的性能。最近的研究中，一些研究者提出一些方法使像素小型化，进行深度PD并增加其填充因子。尽管如此，由于离子注入过程吸收了大部分光子，光电二极管的容量并没有提高。另一种提高PD体积的方法需要长布线来连接传感节点，这导致转换增益降低。
**A.**双层光电二极管/像素晶体管的结构
一项研究工作介绍了一种采用三维顺序制造工艺构建的双层堆叠背照式CMOS图像传感器。光电二极管/像素晶体管的两层配置如图21所示，其中光电二极管和像素晶体管独立设计在两个不同的层中，从而为其优化性能创造了机会。
使用图22所示的横截面可以更好地解释双层堆叠CIS架构。顶层具有光电二极管和传输栅极，第二层具有放大器、选择栅极晶体管、复位栅极晶体管以及连接第一层和第二层的深接触。光电二极管通过一种称为全沟槽隔离（FTI）的工艺相互隔离。
