芯盟科技洪齐元：算力需求大爆发将使Chiplet和3D异构集成成为芯片技术的主流_风闻

随着生成式AI、元宇宙、VR、数据中心、自动驾驶等应用端的兴盛，计算数据量呈现指数级的增长。据IDC预测，未来三年的数据量会超过过去30年的总和。2025年，全球增长数据量会高达170个ZB。当前的最热门AI，对数据计算及存储提出了更高的要求，2030年AI所创造的数据将会是人类产生数据的10倍。

但在数据的底层硬件上，随着摩尔定律的放缓，传统形态的集成电路已经遇到了物理和成本的瓶颈，且没有办法满足存力和算力超高超大的需求。芯盟科技副总裁洪齐元博士就指出，当下集成电路性能发展面临着三个物理问题。

内存墙，就是存储单元的发展速度高于内存单元发展速度，两者之间连接的带端出现了缺口，这个缺口就是内存墙。

功耗墙，终端领域功耗就代表了续航能力，大算力领域功耗就代表了成本，所以异构集成与单核、多核相比，有着巨大的成本优势。

先进制程的受阻，客观上先进制程继续往前走，在技术上与成本上都有很大的挑战

也因为上述三个物理问题的不断凸显，从2015年开始，摩尔定律之下芯片的持续微缩遇到了挑战。在这样的态势下，新技术Chiplet和三维异构集成兴起。

对于技术发展的趋势，洪齐元认为，2015年到2025年将是一个“技术”过渡期，在这一过渡期内，需要大量的结构创新、材料创新才能够勉强支撑芯片按照摩尔定律继续往前走。而到2025年后，所有高性能的，对集成度要求高，对功耗要求低，对带宽要求高的芯片都会走向异构集成。他相信，Chiplet和三维异构集成，也就是3D IC，作为一个能够快速整合现有资源、节约成本的技术将会得到更多用户和厂商的青睐。

技术上，三维集成的芯片就是包括任何在垂直方向上延伸制造的芯片或芯片组，包含了同构集成和异构集成3D IC。三维异构集成还有一个重要的分类就是三维单芯片异构集成，通过SDK的3D链或者HITOC技术，以及CRS技术，用不同的工艺制造出两片或者多片的芯片，再用混合键和的工艺在晶圆厂堆叠成一个全新的单芯片，然后送去封装厂完成封装。另一种三维异构集成就是用先进的封装工艺来完成。

据洪齐元透露，当下市场上，已经有越来越多的企业和产品逐步走向以混合键合为代表的单芯片异构集成。他指出，“未来的异构集成是朝着单芯片、百万级别的连线，还有功能完整的形态来殊途同归。”

据了解，在异构集成3D IC领域，作为平台型公司的芯盟科技已推出了HITOC™（Heterogeneous Integration Technology on Chip）技术，包括Wafer on wafer跟Die on wafer两种技术路线。即运用先进的晶圆对晶圆（Wafer-on-Wafer）和晶粒对晶圆（Die-on-Wafer）混合键合（Hybrid Bonding）制造工艺，将不同类型的 wafer 或 die 上下对准贴合，以实现真正的三维异构单芯片集成。

Wafer  on  wafer晶圆对晶圆：可以是同种类型，也可以不同种类型，甚至是可以不通工艺节点的。就是把逻辑的Wafer和Dram  Wafer通过Hybrid  Bonding把它联结在一起之后，再通过减薄、硅穿孔、金属线引出，再切割封装后就变成一个单芯片没有差别的Chip。

Wafer  on  wafer除了可以做一片叠一片的方案外，还可以实现多片的堆叠，目前我们做到了5片，就是4片的Dram加一片的SOC，这种4+1的技术我们已经Ready，而且这种样片正在测试中，Die  on wafer的工艺流程也完善地建立好了，现在正在做Test。

Die on wafer即晶粒对晶圆，是通过将切好的EU带，也是Hybrid  Bonding在Wafer上面，然后通过注塑、减薄、硅穿孔、金属线引出等等工艺来实现。Die  on wafer的技术形态有以下四种：

典型的2.5D封装，Memory和SOC连在一起，客户只要聚焦在SOC的设计；

3D封装，与传统封装比，区别就是连线换成了Hybrid Bonding，可以提供百万级的连线，最高的程度上提高更大的带宽以及更高的之间的连线密度；

真正的3D IC，它是采用了1+4的堆叠技术，实现了真正的Memory和logic的存算一体化。

以上1到3的延伸，除了有Die on wafer1+4这些技术以外，还可以把一些慢速的逻辑、IO、电源管理等等这些芯片放到里面。

洪齐元表示：芯盟科技发布的HITOC™技术具有高算力、高带宽、低功耗、低成本的优点，采用的是40纳米的工艺技术，算力可以到达25ZB，带宽高达1.8TB，实现了用非最先进的工艺来做性能最高的设计和水平。他透露，“三维异构集成芯片已经在东数西算等企业所需的芯片中应用，同时还有存储芯片厂商等，未来，整个三维异构集成的应用范围是非常广的。”

关于Chiplet和三维异构集成的未来发展，洪齐元总结强调，“AI、自动驾驶、数据中心等等这些新的应用端对存储力、算力提供了更高的要求，传统形态的集成电路已经没有办法满足，Chiplet和三维异构集成，将为突破集成电路发展瓶颈提供新的增长驱动力。接下来就是百万级别功能完整的单芯片异构集成，这将是3D IC的理想形态。”