颠覆EUV光刻？不让ASML独美！_风闻

ASML 的 EUV 光刻工具很贵。每个 EUV 工具现在接近 1.7 亿美元，但您还是将其中的许多工具用于领先的半导体工厂。未来，每个 High-NA EUV 工具的成本将超过 3.5 亿美元。此外，这些晶圆厂还需要许多 DUV 光刻工具。每个人都想要一种更具成本效益的方式来图案化芯片，因为仅光刻就消耗了 3nm 工艺节点成本的约 35%。

想象一下，如果有办法打破这种趋势。

上周，世界第二大半导体设备制造商应用材料公司宣布他们有一个潜在的解决方案。该解决方案就是 Centura Sculpta 工具，这是一种可以执行新工艺步骤“pattern shaping”的新工具。

根据 Applied Materials 的说法，Sculpta 工具可用于将某些层的 EUV 光刻的使用减少一半之多。如果属实，这将重塑行业的成本结构。不过笔者对 Applied Materials 的说法有很大的怀疑空间，所以让我们来谈谈这个讨论的细微差别。

在这篇文章中，我们将深入探讨新的 Centura Sculpta及其相关影响。

首先，尽管有一个非常明确的用例，但半导体和金融行业的人们对这个工具有很多不屑一顾的地方。有人争辩说，这并不是什么新鲜事，它只是一种非常昂贵的电感耦合等离子体形式，用于进行反应离子蚀刻，这在大批量制造中已经存在了数十年。对此，人们也可能会争辩说，光刻技术已经存在了 150 年，而 EUV 也不是什么新鲜事物。shaping显然是独一无二的。

另一个主要的驳斥是它不成熟，而且还很遥远。那也是错误的。虽然 Sculpta 上周才在 SPIE 的光刻和高级图案会议上正式宣布，但这个新工具已经推出很长时间了。至少从 2015 年开始，应用材料公司就一直在发布关于这种工具类型的公开研究论文。

自 2017 年以来，该公司的第一个客户一直在与应用材料公司合作开发该工具。Applied Materials 甚至在去年的 SPIE Advanced Lithography & Patterning 会议上进行了技术演示，并提供了真实的客户测试数据。

关于该特定的演示文稿，还有个有趣故事。在应用材料的演示结束后，我们离开了演示室，并与一些与会者进行了交谈。普遍的共识是它非常酷，但行不通。为什么？参与 SPIE的公司演讲分为 3 类。1，什么即将投入生产，2，什么是多年以后，在地上种下一根木桩，3，什么根本不起作用但正在呈现，因为没有其他与数据有关的东西。我们去年的假设是应用材料这个技术是介护#2 和/或#3之间。

现在看来，那是一个错误的假设。

Applied Material 的 Centura Sculpta 并不是完全不成熟且远离生产的疯狂技术。Sculpta 是真实的，它确实有效，它将在未来几年内产生数亿美元的收入。鉴于它被宣传为在第一个用例中直接去除 EUV 双重图案化，首先让我们快速回顾一下光刻多重图案化过程。

光刻多重图案化工艺

光刻是大批量半导体制造的核心工艺。一旦突破了光刻工具的限制，您仍然可以通过转向各种多重图案化方案来继续缩放单个特征尺寸。下面是“光刻-蚀刻-光刻-蚀刻 (LELE：litho-etch-litho-etch)”的简化描述，这是最常见的多重图案化方案之一。为了简单起见，我们将把其他方案（如 SADP 和 LELB）放入与 LELE 相同的桶中。

LELE 工艺流程经过两次完整的光刻周期，以实现比单个图案化步骤更紧密的特征尺寸。整个周期可以是几十个不同的工艺步骤，包括硬掩模的沉积、底层（underlayers）、中间层（mid-layers）、SARC、CMP、清洁、剥离、旋涂、烘烤、显影、曝光、蚀刻以及其间的各种计量/检查步骤。

关键在于，从单一的光刻周期到 LELE 工艺涉及到双倍的光刻成本以及该工艺中涉及的许多其他工具。

Applied Materials 专门将 EUV 多重图案化减少作为Sculpta 的第一个用例。他们声称他们可以通过单个光刻周期和 Sculpta 实现与 LELE 相同的特征保真度。

按照应用材料的说法，他们预估每个晶圆约 25 千瓦时，每个晶圆约 0.5 千克二氧化碳当量排放量以及每个 LE（光刻蚀刻）循环每个晶圆需要耗费约 15 升水。在右边的框中，我们显示了成本。我们估计每月每 100,000 个晶圆启动的资本成本约为 3.5 亿美元，每个晶圆制造或每个 EUV 循环每个晶圆的运营成本约为 70 美元。通过采用应用材料的新技术，我们估计每月每启动 100,000 个晶圆可节省约 2.5 亿美元的资本成本，每个晶圆可节省约 50 美元的制造成本。

从上述可以看到，Applied Materials 宣称的成本、电力、水和 CO2 节约量是巨大的。台积电已将其 7 纳米和 5 纳米节点的产能提高到（大约）每月 200,000 片晶圆。每层，这将为他们节省 5 亿美元的资本支出和超过 1 亿美元的年度运营费用。

台积电 5nm 具有 EUV 多重图案化步骤。TSMC 3nm 包含多个 EUV 多重图案化步骤。该技术的目标是插入“2nm”级节点，该节点可能包含 10 多个 EUV 多重图案化步骤，而无需 Applied Materials Sculpta pattern shaping。如果您假设 Sculpta 可以在*任何地方*使用，那么使用 Sculpta 每年可以节省*数十亿美元*。

不过我们还需要重申一下，该分析过于简单化，因为我们不能在所有地方使用pattern shaping 。我们将分享它的使用地点和方式，但首先让我们来谈谈什么是 Sculpta 和模式塑形。

什么是 Centura Sculpta 和****Pattern Shaping？

Centura Sculpta 的核心是能够执行一种称为pattern shaping的新型步骤。pattern shaping是以一定角度向晶圆射出带状等离子束。与晶圆相比，角度可以控制在0到70度之间。零角与晶圆的角度成 90 度。

等离子束以一维方式行进，以保持晶圆上的处理均匀。目的是在 1 个方向上单向延伸特征。通过旋转晶圆并再次使光束穿过晶圆，可以在任何方向上执行pattern shaping。

pattern shaping不能影响需要保持不变的硅特征的关键尺寸，这一点至关重要。这意味着仅更改一个轴上的特征是至关重要的。Applied Materials 表示，对于另一个方向上每 1 个长度单位，他们可以将单个尺寸改变 20 个长度单位。

这在方向上是高度选择性的。晶圆厂还可以通过增加或减少带状光束轰击所花费的时间来控制图案被拉长的程度。蚀刻时间是晶圆厂可以利用的一个重要杠杆。

保持形状统一的另一个考虑因素是确保针对晶圆上的各种不同结构优化光束角。

如果光束角度未正确对齐，则可能会在不同尺寸的结构上产生阴影。

如果平坦化层和硬掩模具有不同的蚀刻选择性，则等离子束将导致侧壁不均匀平直。

必须优化特征的侧壁轮廓，否则会出现性能、功率或良率问题。

等离子束的角度对于晶圆厂进行优化以确保各种尺寸的特征具有均匀一致的伸长量非常重要。使用较高的角度与较低的角度会兼顾蚀刻所需的时间、顶层的侵蚀率和底层的侵蚀率等因素，以保持关键尺寸的完整性。每个应用将有不同的光束角度和时间。Applied Materials 研究了多种不同的化学物质，因此光束可用于各种硬掩模、底层（underlayers）和中间层（underlayers）。

图案成形（pattern shaping）发生在光刻胶和抗反射涂层的显影、清洁和蚀刻之后。

一旦发生图案成形，就可以进行图案转移蚀刻。即使您有多个掩模和图案化阶段，这也允许使用图案整形。图案整形可以与多重图案组合。

图案成型不仅仅需要朝着现有特征的方向发展。它也可以在任何任意角度进行。对我们来说，这似乎更多地展示了 Applied 与 Sculpta 的对齐和制程控制，而不是非对称整形的实际用例。我们想不出非对称整形的用例，但如果您认为有，请分享。

现在我们已经介绍了什么是pattern shaping，是时候介绍pattern shaping的实际用例了。

用 例

Scuplta 工具有 3 个主要用例：紧密的孔（Tight hole ）和槽图案（slot pattern）、更窄的尖端到尖端图案（narrower tip-to-tip patterns）以及消除随机桥接（removing stochastic bridging）。

第一个应用是使用传统的光刻 (LE) 方法获得具有紧密角对角尺寸的孔和槽图案，这需要多重图案化。借助图案整形，您的优势在于只需使用一个 LE 步骤即可从一个角落到另一个角落。紧密的角对角很重要，因为它可以让您将更多功能放入同一区域。在这种使用过孔的情况下，由于有更多的过孔区域，因此可以提高性能和功率特性。

在上图中，您可以在左侧看到如何使用传统的自对准 LELE 技术实现紧密的角对角。您需要 2 个不同的掩模来实现过孔的紧角对角，但是通过图案整形，您可以使用一个掩模来创建所有没有紧角到角的过孔，然后对过孔进行整形以使其具有紧角-到角落。

第二个应用是生产具有更紧密的尖端到尖端图案的沟槽。这与第一个应用程序非常相似，但具有不同的功能类型。在此应用中，图形整形用于在不使用第二个掩模的情况下使两组线尽可能靠近。

左边是传统的 LELE 技术。第一个掩膜创建线条，然后第二个掩膜在两者之间创建一个拆分，以获得尽可能紧密的尖端间距。通过图案塑造，您可以使用一个掩膜创建 2 组线条，中间有一条松散的沟槽。然后 Sculpta 可以去除尽可能多的材料，使沟槽尽可能薄。

第三个应用是减少随机桥接缺陷。随机桥接缺陷位于一条线上，其中蚀刻无法去除它应该具有的所有材料。一般来说，这是因为光刻胶层也没有正确曝光。

这些缺陷会导致电子去不该去的地方而增加功率。如果桥最终将 2 个关键层连接在一起导致短路或通信错误，它也会导致产量降低。Applied Materials 表示，通过图案整形，Sculpta 可以将这些缺陷减少 90% 以上。

在不同的演示中，ASML 谈到了将尖端缩小到超过 27 纳米如何开始使用 EUV 单图案化以指数方式增加随机缺陷。图案整形将有助于显著减少这些图案缺陷，因为光刻工具可以图案化更松弛的特征并将 Sculpta 形状变成更紧密的尖端到尖端。图形整形也有助于以同样的方式减少沟槽到沟槽间的缺陷。

应该注意的是，ASML 的数据是针对简单流程的，实际芯片中使用的复杂布线会在 30 纳米或以上使用电流抗蚀剂推动缺陷壁。

第一个用例——金属互连堆栈

金属堆叠是任何工艺节点中最重要的部分之一。它能够在晶圆周围路由信号。金属堆叠由十几层组成，但最重要的层是 M0 到 M4 层。就现代工艺节点的布局而言，M0、M2 和 M4 是垂直于栅极的关键金属层，M1 和 M3 平行于栅极。

芯片的金属堆叠是一个需要进行许多复杂和困难权衡的领域。每个金属层做得越密越薄，可以完成的信号路由就越多，最终，可以将更多有用的晶体管安装到任何给定区域。然而，这是要付出巨大代价的。

制作的金属线越细，金属线的电阻就越高。记得高中时的欧姆定律。欧姆定律指出 R = (V/I)，其中 R 是电阻，V 是电压，I 是电流。尽管欧姆定律并不完全适用于如此细小的导线，但工艺节点集成工程师必须努力解决因更密集的金属层而导致电路电阻增加的问题。他们可以通过增加电压或减少电流来补偿。简化的权衡是，与更松散的金属堆叠相比，更密集的金属堆叠发送信号需要更多的功率。缩小金属间距并不总是一件好事。

铜是英特尔、台积电和三星 3 纳米和 4 纳米工艺节点的首选金属。对于单一图案化 EUV，~32nm 大约是当前抗蚀剂化学和覆盖能力的线间距极限。对于过孔，这个数字实际上更高。为简单起见，假设所有特征的 EUV 单一图案化的限制为 30nm。

出于演示目的，这个示例被过度简化了。上图是芯片上的单个金属层。单个图案化 EUV 工具可以定义的每个 30nm x 30nm 单元可以是铜，也可以是绝缘体，通常是 SiO2。这不是光刻的工作原理，但它更容易解释。

如果使用 EUV 单一图案化，金属层可能看起来像上面那样。周围有许多电线将信号从芯片的一部分传输到另一部分。这些电线还连接到我们正在查看的芯片层下方和上方的层。在许多情况下，该层具有通孔，这些通孔将信号直接向上和向下传递到其他层，而无需路由信号。在这个例子中，由于金属只有 30 纳米宽，所以电阻有很大的折衷。

这就是多重图案化的用武之地。其目标不是填充更多的电线，而是最大化铜面积并最小化 SiO2 面积。当在整个芯片中发送信号时，这将实现更低的电阻，从而实现更高的性能和功率效率。

为简单起见，假设多重图案化的极限现在是 15 纳米而不是 30 纳米。实际上，LELE EUV 的当前极限更多在 ~21 到 ~23nm 的范围内。上限是台积电在其 N3E 工艺节点的 M0 金属层上的间距。下界就是我们后面要讨论的2nm级节点。需要注意的是，多重图案化不会直接将间距减半，因为由于堆叠叠加错误和随机性而放弃了一些余量。

如果我们的像素尺寸现在是 15nm，在这个过于简化的示范性虚构示例中使用多重图案化，布线密度将保持不变。相反，这种保真度的增加将用于沉积相对于 SiO2 按比例增加的铜。铜线宽度从 30 纳米提高到 45 纳米，尖端间距也得到改善。SiO2 绝缘体仍然存在，以防止铜信号混合并使芯片短路。

增加的线宽和尖端到尖端的间距会导致电阻大幅降低，并提高功率和性能。请注意，从单一图案化到 SALELE 或图案成形的转变不会同时改善针尖到针尖和线间距，此示例被夸大且不切实际，无法从概念上展示潜在的好处。

在现实世界中，好处较小，但也是必需的，并且是图案整形的主要用例之一。特征的密度已经可以通过单一图案化来实现，但这些特征的形状却不能。图案整形有助于将光刻可以打印的特征带入晶圆厂所需的形状。

关于金属层和通孔层，也存在良率和功率折衷。过孔是连接不同金属层的方式。每一层都经过制造，然后完美地堆叠在一起。工艺余量和叠加决定了将它们完美叠加的能力。

任何未对齐都可能导致一层错过它下面的一层，因此在应该有一个（打开）的地方没有建立连接。更糟糕的是，金属层可能会与不应该连接的另一层连接，从而产生不正确的连接（短路）。由于图案成形是一个选择性过程，晶圆厂可以在他们需要的方向或数量上调高或调低定向蚀刻，以最大限度地减少短路和开路，同时最大限度地增加特征尺寸。

电阻问题非常重要，尤其是在图形整形最适用的较低通孔上。在 TSMC 的 N3E 节点上，超过 90% 的通孔电阻是由 V0 到 V5 引起的。