纳米片器件也许是摩尔定律演进的最后一步_风闻

**现代微处理器是世界上最复杂的系统之一，**但其核心是一个非常简单而优美的器件——晶体管。如今的微处理器中有数十亿个近乎完全相同的晶体管。因此，提高晶体管的性能和密度是促使微处理器及受其驱动的计算机更高效工作的最直接的方法。

这是摩尔定律的前提，即便现在它已经（几乎）走向了终点。制造更小、更好的微处理器晶体管愈发困难，而且昂贵无比。只有英特尔、三星和台积电（TSMC）具备在这一微型化前沿领域开展业务的能力。它们都在制造相当于7纳米节点的集成电路。这是摩尔定律初期遗留下来的名称，现已没有明确的实际意义，但它仍然反映了集成电路功能和器件微型化的程度。

目前7纳米制造工艺已属前沿技术，但三星和台积电今年4月宣布，他们将开始转向5纳米节点。三星还另外宣布，公司认为，行业使用了近10年的晶体管已经完成使命，新一代3纳米节点将在2020年前后开始限量生产，目前它正用于一项全新设计。

这类晶体管名称繁多，有环绕式栅极、多桥沟道、纳米梁等，但在研究领域，我们一直称它为纳米片。名称不是很重要，重要的是，它并非只是为逻辑芯片设计的下一代晶体管；它很可能是最后一代。当然，侧重的主题会有所变化，但从现在起可能全部都是纳米片。

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**金属氧化物半导体场效应晶体管（MOSFET，即微处理器中使用的晶体管）自1959年诞生以来，**其形状和材料都发生了变化，但基本结构（栅极叠层、沟道区域、源极和漏极）一直保持不变。在其原始形式中，源极、漏极和沟道基本上是硅掺杂其他元素原子的区域，这样就可以形成一个移动负电荷丰度（n型）或一个移动正电荷丰度（p型）区域。我们需要两种类型的晶体管来实现构成当前计算机芯片的互补金属氧化物半导体（CMOS）技术。

MOSFET的栅极叠层位于沟道区域的正上方。当前的栅极叠层由介电材料层上的金属（用于栅极）制成。这种组合旨在使晶体管沟道区域形成电场，同时防止电荷泄漏。

向栅极施加足够大的电压（相对于源极），就会在电介质和硅之间的界面附近形成一层移动电荷载流子。电荷载流子完全桥接源极和漏极后，电流即可通过。将栅极电压降至接近于零，会关闭传导通路。

当然，要使电流从源极流向漏极，首先需要在沟道上设置电压。随着晶体管结构越来越小，这种电压带来的影响最终会导致晶体管历史上最大的形状变化。

这是因为源极-漏极电压可以在电极之间形成自身的导电区域。随着每一代晶体管诞生，沟道区域越来越短，漏极电压的影响也越来越大。电荷会泄漏到栅极附近区域下方，从而导致晶体管永远不会完全关闭，浪费电能并产生热量。

为了阻止多余的电荷流，沟道区域必须变薄，从而限制电荷通过的路径。栅极需要从多个侧面环绕沟道。因此，鳍式场效应晶体管（FinFET）应运而生。其沟道区域的两侧向上倾斜，在源极和漏极之间形成了一个细长的“硅鳍”，为电流流通提供了更宽的通道。之后栅极和电介质以三面而非一面覆盖在鳍上。

FinFET无疑取得了巨大成功。虽然FinFET在十多年前就已问世，但直到2011年，英特尔才率先推出了商业化的22纳米节点FinFET，三星、台积电等公司紧随其后。从那时起，在摩尔定律扩展的最后阶段，它始终是尖端硅逻辑的主力。可惜花无百日红。

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**FinFET无法向3纳米节点推进。**十多年前，我们三人和其他人一样，以这样或那样的形式预见到了这一点。

尽管FinFET性能优越，但它自身也存在着问题。首先，它引入了一个原“平面”晶体管没有的设计缺陷。要认清这个问题，必须了解到，在晶体管的速度、功耗、制造复杂性和成本之间需要相互权衡。这种权衡与沟道宽度有很大关系，沟道宽度在器件设计领域称为Weff。宽度增大意味着可以驱动更多的电流，更快地开关晶体管，但这也会导致制造过程更复杂、成本更高。

在平面器件中，可以通过调整沟道的几何形状来进行平衡，但是FinFET鳍的灵活性欠佳。连接晶体管形成电路的金属互连线成层地排布在晶体管之上。正因如此，在不干扰互连层的情况下，晶体管鳍的高度（相当于平面设计中的宽度）不能发生太大变化。如今，芯片设计师通过制造具有多个鳍的单个晶体管来解决这一问题。

FinFET的另一个短板是，它的栅极仅三面环绕矩形硅鳍，使得底部与硅体相连，因而泄漏电流可以在晶体管关闭时流动。许多研究人员推断，要实现对沟道区域的终极控制，栅极需要完全将其环绕。

至少在1990年，研究人员就已经得出这一合乎逻辑的结论。当年，研究人员报道了首个栅极完全环绕沟道区域的硅器件。从那时起，便有一代研究人员致力于环绕式栅极。到2003年，研究人员试图最大程度地减少泄漏，将沟道区域变成一条狭窄的纳米线。纳米线连接着源极和漏极，并被栅极四面环绕。

那么，为何环绕式纳米线无法构成最新晶体管的基础？同样，还是沟道宽度的问题。电子几乎无法从细导线逃逸，因此当晶体管应当关闭时，它就会关闭，但当晶体管打开时，它也无法为电子提供流动空间，会限制电流，降低开关速度。

将纳米线堆叠在一起，使宽度增加，可以获得更多Weff以及电流。三星公司的工程师在2004年推出了这种结构，称为多桥沟道FET。不过它也存在一些局限性。首先，像FinFET的鳍一样，堆叠不能太高，否则会干扰互连层。另一方面，每增加一条纳米线就会扩大器件的电容，减慢晶体管的开关速度。最后，由于制造极细纳米线颇为复杂，它们的边缘往往很粗糙。表面粗糙会阻碍电荷载流子的速度。

2006年，在法国原子能委员会电子与信息技术实验室（CEA-Leti），与我们中的一员（本文作者Ernst））合作共事的工程师提出了一个更好的想法。他们没有通过堆叠纳米线来连接源极和漏极，而是堆叠薄硅片。他们的想法是，在更小的晶体管中增加沟道宽度，同时严格控制泄漏电流，从而提供性能更优、功耗更低的器件。在我们另一个成员（Khare）的指导下，2017年，IBM研究院进一步推进了这一概念，表明由堆叠纳米片制成的晶体管实际上能比占相同芯片面积的FinFET提供更多的电力。

纳米片设计还有另外一个好处：它恢复了过渡到FinFET时失去的灵活性。纳米片可以加宽来增加电流，也可以缩窄来降低功耗。IBM研究院已将它们分成3个堆栈，尺寸从8纳米到50纳米不等。

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**如何制造纳米片晶体管？**考虑到多数半导体制造工艺都是从硅的顶部直接切割，或者从暴露的表面直接填充的，这似乎是一项艰巨的任务。纳米片需要去除其他材料层之间的材料，并用金属和电介质填充这些间隙。

主要诀窍在于构造所谓的超晶格，这是一种由硅和锗硅两种材料组成的周期性层状晶体。研究人员已经制造了19层超晶格，但鉴于相关机械应力和电容，使用如此多层晶格有失明智。在选择适当的层数后，我们使用了一种化学物质，能够选择性地蚀刻锗硅，但对硅不做处理，只留硅纳米片连接源极和漏极。实际上这并不是什么新想法；20年前，法国电信和意法半导体公司的工程师在实验性的“空洞层上的硅”（silicon-on-nothing）晶体管中就使用了这种技术，在晶体管沟道区域下方掩埋了一层空气来力图限制短沟道效应。

构建好硅纳米片沟道区域后，就需要填补沟道空隙。首先用电介质环绕沟道，然后用金属形成栅极叠层。这两个步骤均采用了十多年前才引入半导体制造领域的原子层沉积技术来完成。在这一过程中，一种气态化学物质会被吸附到芯片裸露的表面甚至是纳米片的底部，形成单层。之后加入第二种化学物质，与前一种化学物质发生反应，留下所需物质（如电介质二氧化铪）的原子层。这一过程极为精确，沉积材料的厚度甚至可以控制到单个原子层。

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**纳米片设计的一个惊人之处是，它可以延伸摩尔定律，**这实际上超越了硅在沟道中的应用。问题在很大程度上在于热量。

晶体管的密度随着每一个技术节点的增加而增加，但是十年来集成电路能够合理消除的热量（功率密度）依然保持在每平方厘米100瓦左右。芯片制造商已竭尽全力避免超出这一基本限制。为了降低温度，时钟频率不超过4千兆赫。处理器行业转向了多核设计，正确地推断出几个较慢的处理器核心可以在产生较少热量的情况下，完成与单个快速处理器相同的工作。要想再次提高时钟速度，需要比硅更节能的晶体管。

有一种可能的解决方案是将新材料引入沟道区域，如锗或由元素周期表第三列和第五列元素组成的半导体，如砷化镓。在某些半导体中，电子的移动速度可以提高10倍以上，因此这些材料制成的晶体管开关速度可以加快。更重要的是，电子移动速度更快，这样就可以在较低的电压下操作设备，从而提高能源效率，减少热量产生。

受早期纳米线晶体管和超晶格结构研究的启发，我们其中的一员（叶培德）在2012年用铟镓砷化镓（III-V族半导体）构造出了一些三纳米片器件。结果好于预期。使用这种纳米片晶体管，每微米沟道宽度的电流可达到9000微安，大约比目前的最佳平面铟镓砷MOSFET高3倍以上。如果进一步改进制造工艺，这种晶体管的性能会有无限潜力。堆积更多纳米片就有可能将性能提高10倍甚至更多。（位于加州马里布的休斯实验室的研究人员目前正在研究堆叠数十片纳米片，用以开发氮化镓动力器件。）我们相信这一策略对未来的高速节能集成电路意义非凡。

铟镓砷并非未来纳米片晶体管的唯一选择。研究人员还在探索其他具有高迁移率电荷载流子的半导体，如锗、砷化铟和锑化镓。例如，近期，新加坡国立大学的研究人员将砷化铟制成的n型晶体管和锑化镓制成的p型晶体管组合，构建出了完整的CMOS集成电路。不过，使用掺杂锗可能是一个更简单的解决方案，因为电子和通过它的正电荷载流子（空穴）速度都非常快。此外，锗仍然存在一些制造工艺和可靠性问题。因此，业内首先可能会采取折中方法，使用硅锗作为沟道材料。

总而言之，堆叠纳米片似乎是制造未来晶体管的最佳方式。芯片制造商对这项技术信心十足，有意在不久的将来将其纳入发展路线图。随着与高迁移率半导体材料集成，纳米片晶体管将会代领我们进入人人都能够预见的未来。